PCI總線智能GJB289A仿真卡設(shè)計
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FPGA邏輯包括曼徹斯特編解碼單元、協(xié)議處理模塊、數(shù)據(jù)緩沖FIFO、寄存器控制等。邏輯框圖如圖1所示。發(fā)送數(shù)據(jù)時將已有的并行數(shù)據(jù)在系統(tǒng)的控制下，經(jīng)過并／串轉(zhuǎn)換，轉(zhuǎn)換為并行的曼徹斯特編碼，依次以符合1553B協(xié)議的消息的方式發(fā)出。在BC或者RT模式下接收數(shù)據(jù)時，模擬收發(fā)器接收曼徹斯特Ⅱ編碼的串行數(shù)據(jù)，通過曼徹斯特解碼器實現(xiàn)同步時鐘的提取，同步頭檢出，數(shù)據(jù)檢出，曼徹斯特Ⅱ碼錯誤檢出，奇偶校驗，位／字計數(shù)以及數(shù)據(jù)的串／并轉(zhuǎn)換功能。
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