基于脈沖反射法的電纜故障檢測儀設計
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3 硬件設計
以Altera公司的Cyelone II系列FPGA器件EP2C20為核心，利用其Nios軟核功能設計了微處理器，并完成了相關電路的設計。通過編程FPGA器件定制脈沖發(fā)生、高速時鐘以及高速數(shù)據(jù)存儲FIFO等模塊，以此為基礎設計了脈沖發(fā)送和接收電路以及高速數(shù)據(jù)采集和處理電路。
3．1 微處理器系統(tǒng)
簡單來說，Nios是一種處理器的IP核，設計者可以將它放到FPGA中。Nios軟核處理器是一種基干流水線的精簡指令集通用微處理器，時鐘信號頻率最高可達75 MHz。采用Flash來存儲啟動代碼和應用程序，當系統(tǒng)復位或加電啟動時，F(xiàn)lash中的啟動代碼將被執(zhí)行。采用SDRAM存儲應用程序的可執(zhí)行代碼和數(shù)據(jù)，為程序提供運行空間。Nios軟核與Flash和SDRAM的連接在FPGA中的設計如圖2所示。本文引用地址：http://yuyingmama.com.cn/article/195036.htm
3．2 探測脈沖的產(chǎn)生
故障檢測所用脈沖信號的寬度為20～100 ns，F(xiàn)PGA的工作時鐘可以達到200 MHz，在其中生成減法計數(shù)器可產(chǎn)生滿足脈寬要求的脈沖信號。減法計數(shù)器產(chǎn)生脈沖的幅度受限于FPGA的工作電平，對檢測來說是不夠的，因此從FPGA中出來的方波脈沖還要經(jīng)過放大，才可以耦合到被檢測線纜中去。脈沖信號調(diào)理電路如圖3所示。SN74LVC4245A用作電平轉(zhuǎn)換。sta和pulse_input均來自FPGA。
本設計采用的是5 V脈沖幅度，脈沖的饋送采取了晶體管射極驅(qū)動的方式。這種驅(qū)動方式比較簡單，適用的器件也比較多。
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