本文所使用的收發(fā)緩沖模塊為SCFIFO，所有下發(fā)指令都先寫入到發(fā)送FIFO，所有接收的數(shù)據(jù)都進(jìn)入到接收FIFO。
表1中，4種指令長度都大于4，為實現(xiàn)復(fù)位操作，定義復(fù)位指令長度為1。實現(xiàn)時，為便于判斷指令，在指令之前先將指令長度寫到發(fā)送FIFO中。定義復(fù)位操作指令為01 01，其他操作指令為LEN(指令長度)+CMD(指令本身)。IP核先取出指令長度，當(dāng)FIFO數(shù)據(jù)達(dá)到該長度時表示一個完整的指令已經(jīng)下發(fā)，這時才可對智能卡進(jìn)行操作。

3 仿真與實際測試
3．1 Modelsim仿真分析
為驗證智能卡接口IP核的正確性，在Modelsim ASE6．6d上進(jìn)行了仿真分析。仿真時，測試程序模擬CPU向IP核發(fā)送指令，同時模擬智能卡給IP核回復(fù)數(shù)據(jù)。
3．1．1 復(fù)位操作仿真
測試程序模塊CPU向發(fā)送緩沖區(qū)寫復(fù)位指令01 01，再模擬智能卡回復(fù)3b 7d 94 00 00 57 44 37 51 90 86 93 85 3e 97 06 2e 24(數(shù)據(jù)來源于實際PSAM卡)。圖6是復(fù)位操作的Modelsim仿真圖。

圖6中，收到01 01指令后，IP核清空發(fā)送緩沖(tx_bur_clr=1)，使IC卡復(fù)位(ic_reset=0)，并跳轉(zhuǎn)到復(fù)位狀態(tài)(state=5)。由圖中可以看出，IP核接收到2字節(jié)后計算出回復(fù)的總長度為18，狀態(tài)變?yōu)榻邮斩ㄩL數(shù)據(jù)狀態(tài)(state=4)。當(dāng)接收到的數(shù)據(jù)個數(shù)達(dá)到設(shè)定長度時(rx_buf_len =18)，向CPU申請中斷(irq=1)，同時回到空閑狀態(tài)(state=0)。
由仿真看出，復(fù)位操作時序正確。
3．1．2 取隨機數(shù)操作仿真
測試程序模擬CPU向發(fā)送緩沖區(qū)寫取隨機數(shù)指令05 00 84 00 OO 08，再模擬智能卡回復(fù)84 11 22 33 44 5566 77 88 90 00(8字節(jié)隨機數(shù)任意填寫)。圖7是取隨機數(shù)操作的Modelsim仿真圖。

圖7中，取隨機數(shù)指令下發(fā)后，IP核將數(shù)據(jù)線切換為發(fā)送(t_r_sel=0)，發(fā)送指令并跳轉(zhuǎn)到接收1字節(jié)狀態(tài)(state=1)。當(dāng)?shù)?個字節(jié)等于INS(84)且LC=0時，清空接收緩沖區(qū)中的過程響應(yīng)(rx_bur_elr=1)，設(shè)置接收長度為10(rx_const_len=0a)，跳轉(zhuǎn)到接收定長數(shù)據(jù)狀態(tài)(state= 4)。當(dāng)接收到10個數(shù)據(jù)(rx_bur_len=00a)后跳轉(zhuǎn)到空閑狀態(tài)，同時向CPU申請中斷(irq=1)。
由仿真看出，取隨機數(shù)據(jù)操作時序正確。
3．2 實際測試
對本文設(shè)計的IP核進(jìn)行了實際測試。采用Ahera公司的Nios Il CPU作為控制器，EP3C40F48417N為FPGA芯片，用10張PSAM卡作為測試的IC卡，CPU時鐘為88．473 6 MHz，PSAM時鐘為5．529 6 MHz。
測試操作過程為：
①返回根目錄3f00；
②取PSAM卡序列號；
③進(jìn)入文件目錄df01；
④初始化加密認(rèn)證；
⑤取認(rèn)證碼；
⑥取隨機數(shù)。
6個操作為1輪，每秒對10張PSAM卡進(jìn)行一輪測試。共測了201 803輪，耗時20 908 s，平均每秒9．65輪，所有操作全部成功。
由此驗證，該IP核設(shè)計正確，運行穩(wěn)定。

結(jié)語
本文分析了UART核與智能卡接口的結(jié)構(gòu)，對T=0時的操作進(jìn)行歸納，設(shè)計出基于UART的智能卡接口IP核。由于不需要重新設(shè)計UART的接收、發(fā)送以及相關(guān)寄存器等功能，使開發(fā)周期縮短了至少一半。將該IP核用在多卡系統(tǒng)中，能大量減輕CPU的負(fù)擔(dān)，提高CPU的效率。