基于NIOSⅡ的GPS信息接收系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)
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3 系統(tǒng)軟件設(shè)計(jì)
FPGA內(nèi)部使用Quartus內(nèi)嵌的工具SoPC Builder搭建NIOSⅡ處理器，并用Verilog硬件描述語言來描述FPGA內(nèi)部電路結(jié)構(gòu)，而μC／OS實(shí)時(shí)操作系統(tǒng)的植入及系統(tǒng)的控制程序則是由C語言編程完成的。
3．1 FPGA內(nèi)部邏輯實(shí)現(xiàn)
首先構(gòu)建NIOSⅡ處理器，包括一個(gè)CPU和它的內(nèi)存單元、JTAG和UART部分，如圖3所示。本文引用地址：http://yuyingmama.com.cn/article/189581.htm
從圖3中可以看出NIOS處理器和外圍設(shè)備及接口的大概結(jié)構(gòu)，各部分通過Avalon總線連接起來，并可以自動(dòng)分配地址和中斷。
根據(jù)設(shè)計(jì)對實(shí)時(shí)性的需要，其中NIOS軟核選擇NIOSⅡ／f，它占資源最多，但速度最快，并且功能最多；RS 232串口根據(jù)NMEA-0183協(xié)議，為了獲取GPS定位信息，必須將波特率設(shè)置為9 600 b／s，數(shù)據(jù)位設(shè)置為8 b，停止位設(shè)置為1 b，校驗(yàn)為設(shè)置為無。
然后用Verilog硬件描述語言實(shí)現(xiàn)FPGA內(nèi)部邏輯，包括NIOSⅡ處理器、鎖相環(huán)等。最后，F(xiàn)PGA內(nèi)部綜合后的RTL結(jié)構(gòu)如圖4所示。
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