電源噪聲是造成PLL輸出時鐘抖動最主要的原因，而鎖相環(huán)內(nèi)部最易受噪聲影響的模塊為壓控振蕩器(VCO)，本文采用一種高電源噪聲抑制、高線性范圍的壓控振蕩器，它通過高電源抑制比的電壓調(diào)節(jié)器對受噪聲干擾的外部電源進行預處理，產(chǎn)生穩(wěn)定的內(nèi)部電源，從而減小外部電源噪聲對VCO核心電路的影響，同時，也改進電壓一電流轉(zhuǎn)換(V-IConverter)電路，提高VCO電壓頻率轉(zhuǎn)換特性的線性范圍，減小VCO非線性增益對PLL輸出抖動的影響。

　　4 擴頻時鐘發(fā)生器整體電路仿真

　　圖6、圖7分別為輸出810 MHz的擴頻前后的能譜圖，而圖8、圖9分別是輸出1 350 MHz時擴頻前后的能譜圖。

　　由圖6和圖7、圖8和圖9對比可以看出，擴頻后，基頻和諧波的能量有一定下降，該設計得到了比較滿意的效果。

　　5 結(jié)束語

　　該設計是一款用于發(fā)射端時鐘產(chǎn)生的鎖相環(huán)，其創(chuàng)新點在于：在綜合考慮數(shù)模混合電路的功耗。性能等方面因素的基礎上，對各模塊電路進行優(yōu)化，為電荷泵和壓控振蕩器提供穩(wěn)定的電流和電壓，且采用三角波調(diào)制壓控振蕩器控制電壓的方法對時鐘擴頻，減小電磁干擾。整體的電路級仿真驗證表明，該設計符合DP標準的性能要求。