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          動量輪模擬器的設(shè)計
          
                                                            
            
                    	
          • 在衛(wèi)星姿態(tài)和軌道控制計算機(jī)(AOCC)分系統(tǒng)的設(shè)計和室內(nèi)聯(lián)調(diào)階段，為方便系統(tǒng)調(diào)試，需設(shè)計動量輪模擬器，模擬執(zhí)行機(jī)構(gòu)動量輪所決定的衛(wèi)星姿態(tài)和控制效果，代替真實部件進(jìn)行分系統(tǒng)的開環(huán)和閉環(huán)試驗。 
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          • 關(guān)鍵字：
                        動量輪  模擬器  DSP                          
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          利用FPGA和多通道光模塊組合長距離傳送高速數(shù)據(jù)
          
                                                            
            
                    	
          • 目前基于銅電纜的高速串口能夠以數(shù)千兆位速率進(jìn)行數(shù)據(jù)傳送，并可通過使用多個并行通道達(dá)成超過100Gbps的數(shù)據(jù)傳輸率，不過傳送的距離卻受到限制，一個可以改善傳輸距離的作法是使用光互連來取代銅電纜，Alt
            • 
                    	                        
          • 關(guān)鍵字：
                        DSP  LGA  FPGA  DDM                          
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          基于FPGA+DSP的智能車全景視覺系統(tǒng)
          
                                                            
            
                    	
          • 為實現(xiàn)智能車全景視覺系統(tǒng)的應(yīng)用研究平臺，設(shè)計了一種基于FPGA+雙DSP的實時6通道數(shù)字圖像采集與處理系統(tǒng)。該系統(tǒng)由兩片F(xiàn)PGA與兩個DSP組成。第一個FPGA進(jìn)行多通道視覺圖像采集的同步控制、邏輯處理，第二片F(xiàn)PGA輔助DSP進(jìn)行海量圖像數(shù)據(jù)的高速并行處理。
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          • 關(guān)鍵字：
                        全景視覺系統(tǒng)  FPGA+DSP  數(shù)字圖像采集與處理系統(tǒng)                          
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          基于FPGA和多DSP的高速視覺測量系統(tǒng)的研究
          
                                                            
            
                    	
          • 針對高速視覺測量系統(tǒng)數(shù)據(jù)處理速度快、數(shù)據(jù)處理量大的特點，將FPGA技術(shù)與DSP技術(shù)相結(jié)合，研究了一種基于FPGA和多DSP的多通道并行處理的高速視覺測量系統(tǒng)。詳細(xì)介紹了FPGA技術(shù)與多DSP技術(shù)在數(shù)字圖像處理過程中的不同應(yīng)用、高速視覺測量系統(tǒng)的總體結(jié)構(gòu)以及各部分的工作原理。 
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          • 關(guān)鍵字：
                        高速視覺測量系統(tǒng)  DSP  FPGA                          
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          基于DSP的嵌入式導(dǎo)航計算機(jī)系統(tǒng)中CPLD器件軟件更新的實現(xiàn)
          
                                                            
            
                    	
          • 針對嵌入式導(dǎo)航計算機(jī)系統(tǒng)中CPLD器件軟件更新需求，提出了通過串行方式基于DSP的CPLD軟件更新方案，通過DSP的I／O口模擬CPLD的JTAG時序邏輯，將由串口接收到的CPLD配置信息文件，移入到其內(nèi)部邏輯中，從而實現(xiàn)軟件更新。分析研究了實現(xiàn)該方案需解決的硬件和軟件中的關(guān)鍵問題，設(shè)計實現(xiàn)了提出的CPLD器件軟件更新方案，并在實際的導(dǎo)航計算機(jī)系統(tǒng)中進(jìn)行了驗證和應(yīng)用。
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          • 關(guān)鍵字：
                        CPLD器件軟件更新  DSP  JTAG                          
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          FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計之：典型實例-整數(shù)DCT變換的設(shè)計與實現(xiàn)
          
                                                            
            
                    	
          • 本節(jié)旨在設(shè)計實現(xiàn)了視頻壓縮標(biāo)準(zhǔn)H.264算法中的整數(shù)DCT變換部分，幫助讀者了解并行流水設(shè)計技巧在算法優(yōu)化中的作用。
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          • 關(guān)鍵字：
                        DSP  協(xié)同處理  FPGA  整數(shù)DCT變換  H.264                          
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          FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計之：典型實例-FPGA片上硬件乘法器的使用
          
                                                            
            
                    	
          • 在FPGA+DSP系統(tǒng)設(shè)計系統(tǒng)中，F(xiàn)PGA經(jīng)常作為DSP的協(xié)處理器來輔助完成一些計算任務(wù)。而這些計算工作中最消耗時間的就是乘法運算，因此本實例的主要內(nèi)容就是幫助讀者學(xué)會調(diào)用硬件乘法IP核。
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          • 關(guān)鍵字：
                        DSP  協(xié)同處理  FPGA  硬件乘法器                          
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          FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計之：FPGA+DSP協(xié)同平臺的調(diào)試技巧和注意事項
          
                                                            
            
                    	
          • 作為雙芯片的協(xié)同系統(tǒng)，調(diào)試的開始階段需要對每個芯片進(jìn)行單獨測試。這種情況下就需要避免另外一個芯片對調(diào)試產(chǎn)生影響，比較好的辦法就是讓它停止工作。
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          • 關(guān)鍵字：
                        DSP  協(xié)同處理  FPGA  內(nèi)部邏輯分析儀  隔離調(diào)試                          
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          FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計之： FPGA與DSP的通信接口設(shè)計
          
                                                            
            
                    	
          • 以上的接口中，比較常用的接口是EMIF和HPI。其中總線接口需要協(xié)議支持，開發(fā)難度較大，串行接口開發(fā)簡單，但是速率較慢。VPORT等特殊接口一般是在特定的場合下應(yīng)用，不具備通用性，而且需要修改DSP驅(qū)動，開發(fā)周期較長。
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          • 關(guān)鍵字：
                        DSP  協(xié)同處理  FPGA  通信接口  EMIF  HPI  BlockRAM                          
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          FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計之： 基于FPGA+DSP協(xié)同處理平臺的優(yōu)勢和適用領(lǐng)域
          
                                                            
            
                    	
          • FPGA的一個重要的應(yīng)用領(lǐng)域就是數(shù)字信號處理，隨著FPGA密度和速度的提高，現(xiàn)在FPGA已經(jīng)可以勝任一些原來只有專用芯片或者多DSP才能完成的計算任務(wù)。
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          • 關(guān)鍵字：
                        DSP  協(xié)同處理  FPGA                          
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          借助MATLAB算法數(shù)學(xué)模型實現(xiàn)FPGA浮點定點轉(zhuǎn)換
          
                                                            
            
                    	
          • 當(dāng)創(chuàng)建一個 DSP 算法的數(shù)學(xué)模型時，MATLAB 是天然之選，且出于硬件考慮，可以無阻礙地使用。將一個算法轉(zhuǎn)換為在 FPGA 上實現(xiàn)的定點模型是一個復(fù)雜的、可從 AccelDSP Synthesis 綜合工具提供的自動化、加速和可視化功能中大大受益的過程。
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          • 關(guān)鍵字：
                        DSP算法  matlab  FPGA                          
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          基于FPGA的數(shù)字下變頻的工作理念分析
          
                                                            
            
                    	
          • 　近年來，軟件無線電已經(jīng)成為通信領(lǐng)域一個新的發(fā)展方向，數(shù)字下變頻技術(shù)(Digital Down Converter-DDC)是軟件無線電的核心技術(shù)之一，也是計算量最大的部分?；贔PGA的DDC設(shè)計一
            • 
                    	                        
          • 關(guān)鍵字：
                        DSP  DDC  FPGA  濾波器                          
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          基于FPGA的說話人識別系統(tǒng)，包含原理圖、源代碼
          
                                                            
            
                    	
          • 隨著網(wǎng)絡(luò)信息化技術(shù)的迅猛發(fā)展，身份驗證的數(shù)字化、隱性化、便捷化顯得越來越重要。語言作為人類的自然屬性之一，說話人語言具有各自的生物特征，這使得通過語音分析進(jìn)行說話人識別（Speaker Recognition, RS）成為可能。
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                        語音識別系統(tǒng)  matlab  FPGA  最小距離算法                          
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          基于FPGA的卡拉OK打分系統(tǒng)完整設(shè)計
          
                                                            
            
                    	
          • 本文提出一種基于FPGA和DSP的新型卡拉OK評分系統(tǒng)。本系統(tǒng)除了運用一些新型的集成芯片來進(jìn)行運算處理，還提出了一種改進(jìn)了的評分算法，來盡量減小評分所需的運算量，同時使評價結(jié)果與演唱者實際水平盡量吻合。
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                        matlab  語音信號處理  FPGA  時域比較  頻域比較                          
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          啤酒生產(chǎn)線的啤酒瓶自動檢驗設(shè)備
          
                                                            
            
                    	
          • 本設(shè)備是啤酒生產(chǎn)線整線自動化中的關(guān)鍵檢驗裝置，主要用來檢驗啤酒瓶的質(zhì)量，包括破口，瓶壁帶有霉斑、拉絲、異物、火堿等。本設(shè)備基于機(jī)器視覺技術(shù)，通過FPGA實現(xiàn)。設(shè)備通過攝像頭實時獲得生產(chǎn)線上的啤酒瓶照片，針對不同的質(zhì)量問題，通過相應(yīng)的圖像分析與識別算法，得出檢驗結(jié)果，并將存在質(zhì)量問題的啤酒瓶自動處理、記錄。
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                        啤酒瓶自動檢驗  matlab  FPGA  Spartan3E                          
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