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漏電流和寄生電容引起的DRAM故障識別

從20nm技術節(jié)點開始，漏電流一直都是動態(tài)隨機存取存儲器(DRAM)設計中引起器件故障的主要原因。即使底層器件未出現(xiàn)明顯的結(jié)構異常，DRAM設計中漏電流造成的問題也會導致可靠性下降。漏電流已成為DRAM器件設計中至關重要的一個考慮因素。圖1. (a) DRAM存儲單元；(b)單元晶體管中的柵誘導漏極泄漏電流 (GIDL)；(c)位線接觸 (BLC) 與存儲節(jié)點接觸 (SNC) 之間的電介質(zhì)泄漏；(d) DRAM電容處的電介質(zhì)泄漏。DRAM存儲單元（圖1 (a)）在電
關鍵字： DRAM GIDL

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