VHDL設計中電路優(yōu)化問題

• VHDL設計是行為級設計，所帶來的問題是設計者的設計思考與電路結構相脫節(jié)。實際設計過程中，由于每個工程師對語言規(guī)則和電路行為的理解程度不同，每個人的編程風格各異，往往同樣的系統(tǒng)功能，描述的方式不一，綜合出來的電路結構更是大相徑庭。即使最終綜合出的電路都能實現(xiàn)相同的邏輯功能，但其電路的復雜程度和時延特性差別很大，甚至某些臃腫的電路還會產(chǎn)生難以預料的問題。因此，對VHDL設計中簡化電路結構，優(yōu)化電路設計的問題進行深入探討，很有必要。
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