信號在PCB走線中傳輸時(shí)延
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從上面的仿真測試可以看出，不同繞線方式對信號時(shí)延影響還是比較大的，為了減小由于繞線帶來的時(shí)延的影響，可以考慮以下幾點(diǎn)：
本文引用地址：http://yuyingmama.com.cn/article/275997.htm1，在PCB設(shè)計(jì)時(shí)候盡量減少不必要的繞線，比如串行信號差分對和差分對之間沒有必要做等長。
2，增大繞線間間距，盡量滿足單根繞線間距大于5H(H為線到最近參考面的距離)，差分繞線大于3H(H為線到最近參考面的距離)。
3，減小繞線間平行走線長度。
4.小結(jié)
在PCB設(shè)計(jì)時(shí)候要將等長的設(shè)計(jì)觀念逐步向等時(shí)設(shè)計(jì)轉(zhuǎn)變，在對時(shí)序或者等長要求高的設(shè)計(jì)尤其需要注意串?dāng)_，繞線方式，不同層走線，過孔時(shí)延等方面對時(shí)序的影響。豐富的SI(信號完整性)知識和正確的仿真方法可以幫助設(shè)計(jì)去評估PCB板上的傳輸時(shí)延，從而提高設(shè)計(jì)的質(zhì)量。
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