3. 邏輯控制電路

　　邏輯控制電路的作用是用于產(chǎn)生目標設備準備好信號LRDYi#。在MAX 1446完成一個A/D轉(zhuǎn)換后,使目標設備準備好信號LRDYi#有效,表明數(shù)據(jù)已經(jīng)在數(shù)據(jù)線上,通知主設備可以從數(shù)據(jù)線上讀取數(shù)據(jù)了。

　　由于MAX 1446的數(shù)據(jù)轉(zhuǎn)換時間需要5.5個時鐘周期,因此采用一個模6計數(shù)器作為控制電路,以保證在數(shù)據(jù)轉(zhuǎn)換完成后,才產(chǎn)生LRDYi#。

　　數(shù)據(jù)采集卡原理圖

　　數(shù)據(jù)采集卡原理圖如圖2所示。

　　對原理圖有以下幾點說明。

　　(1)設計中采用9052的非復用模式,因此將MODE接地,所以9052的LAD[31..0]上只有數(shù)據(jù)信息,而其地址信息在LA[27..0]上,又由于MAX1446的轉(zhuǎn)換位數(shù)為10bit,因此將該10位輸出數(shù)據(jù)D[9..0]連接到PCI 9052的LAD[9..0],而LAD[31..10]接地。

　　(2)A/D變換器MAX 1446的時鐘頻率可高達60MHz。在設計中將PCI總線時鐘(33MHz)作為A/D的時鐘信號,從而簡化了A/D的時鐘電路。為了保證LRDYi#信號的產(chǎn)生同MAX 1446的轉(zhuǎn)換同步,模6計數(shù)器的時鐘信號也采用PCI總線的時鐘信號。

　　(3)數(shù)據(jù)采集的速率的控制是通過上層的軟件完成的。在設計中,將PCI 9052的局部總線端的輸出信號CS0#作為A/D的使能信號,驅(qū)動A/D的轉(zhuǎn)換功能。CS0#是PCI 9052局部總線端的一個通用片選信號,它是在配置寄存器編程指定的。通過上層軟件對CS0#低電平產(chǎn)生的時間間隔的控制,即可實現(xiàn)實現(xiàn)對A/D采樣速率的控制。由于A/D轉(zhuǎn)換需要5.5個