面對當(dāng)今復(fù)雜的FPGA設(shè)計，時鐘是至關(guān)重要的，工程的成敗往往取決于它。而對于SPI-0接口設(shè)計來說，由于輸入時鐘高于311 MHz，并且是雙沿采樣的，所以時鐘設(shè)計顯得更加重要。對于Xilinx Virtex-5器件來說，內(nèi)部提供了全局時鐘和區(qū)域時鐘兩大時鐘網(wǎng)絡(luò)，我們分別利用這兩大資源來設(shè)計SPI-4的時鐘方案。全局時鐘如圖1所示，區(qū)域時鐘如圖2所示。其中，RDCLK是Sink Core的輸入時鐘，Sysclk為Source Core的參考時鐘，TSCLK為Source Core的狀態(tài)信息通道的輸入時鐘，用戶可以根據(jù)實際情況來選擇。

　　圖1 全局時鐘

　　圖2 區(qū)域時鐘

　　此外，TDCLK由SysClkO_GP經(jīng)過FPGA的IO模塊內(nèi)的ODDR輸出。