由表1可知：

　　(1)隨著時鐘頻率的提高，譯碼器的平均動態(tài)功耗不斷地增加，這與理論分析公式(1)相符。

　　(2)與MSIC測試序列相比，RSIC測試序列在不同的時鐘頻率下均可降低測試時的動態(tài)功耗。

　　由于BIST的廣泛使用，對其進行低功耗設計的研究非?；钴S，已經(jīng)成為一個很重要的研究方向，但是通過降低電源電壓VDD和時鐘頻率f來降低測試期間的功耗是不可取的，因為這樣會影響電路的性能及測試的效率。而減少電路的開關(guān)翻轉(zhuǎn)活動率的幾率因子?琢不會影響測試的正常進行。本文的研究表明單輸入跳變測試序列相對于多輸入跳變具有更高的相關(guān)性，在測試的過程中可以有效地減少被測電路內(nèi)部節(jié)點的開關(guān)翻轉(zhuǎn)活動率?琢，達到降低測試功耗的目的。

　　參考文獻

　　[1] BONHOMME Y.Test power：a big issue in large SoC designs[C].Proceedings of the First IEEE International Workshop on Electronic Design, Test and Applications DELTA’02，2002：447-449.

　　[2] CORNO F，PRINETTO P，REBAUDENGO M，et al.A test pattern generation methodology for low power consumption [J].IEEE VTS，1998：453-457.

　　[3] VIRAZEL A，WUNDERLICH H J.High defect coverage with low-power test sequences in a BIST environment[J]. IEEE Design Test of Computers，2002，18(6)：44-52.

　　[4] 甘學溫，莫邦熨.低功耗CMOS邏輯電路設計綜述[J]. 微電子學，2000，30(8)：263-267.

　　[5] 王義，傅興華.低功耗單輸入跳變測試理論的研究.微電子學與計算機，2009，26(2)：5-7.

　　[6] IOANNIS V，ANTONIS P.An efficient built-in self test methord for robust path delay fault testing[C].Jornal of Electronic testing：Theory and Application 8.1996：219-222.