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          DAC/比較器架構(gòu)與集成ADC優(yōu)勢(shì)比較

          作者: 時(shí)間:2012-02-11 來(lái)源:網(wǎng)絡(luò) 收藏
          DDING-BOTTOM: 0px; MARGIN: 20px 0px 0px; COLOR: rgb(0,0,0); PADDING-TOP: 0px">  本應(yīng)用中的必須每個(gè)5ns轉(zhuǎn)換一次(200Msps)。盡管廠商可以提供這種,但價(jià)格非常昂貴,而且功耗大,通常不適合便攜式應(yīng)用。

            實(shí)際應(yīng)用中的手持式TDR模擬前端(圖9)能夠說(shuō)明上述觀點(diǎn)。為了便于說(shuō)明,這里沒(méi)有包括數(shù)字電路。盡管簡(jiǎn)單并且沒(méi)有特殊元件,該電路仍具有很好性能。能夠可靠地測(cè)量端接阻抗并且對(duì)于500英尺長(zhǎng)的電纜具有5%測(cè)量精度??蓽y(cè)量長(zhǎng)達(dá)2000英尺的開(kāi)路或短路故障。重要的是,系統(tǒng)(包括顯示和數(shù)字電路)可在9V堿性電池下工作長(zhǎng)達(dá)20小時(shí)。

            

          20111212143017192.jpg

            圖9 該時(shí)域反射計(jì)的模擬部分采用/代替

            圖9中(IC3)采用單電源供電、地電位檢測(cè)以及僅10ns傳輸延遲。(IC4)為雙通道器件,一方面用于脈沖高度測(cè)量,另一方面驅(qū)動(dòng)LCD對(duì)比度控制(如圖3)。注意為反向驅(qū)動(dòng);電流輸出端連接在一起由經(jīng)過(guò)緩沖的電壓基準(zhǔn)驅(qū)動(dòng),基準(zhǔn)輸入作為電壓輸出(每路帶有一個(gè)外部放大器緩沖)。

            利用簡(jiǎn)單的脈沖單穩(wěn)態(tài)電路(沒(méi)有列出)驅(qū)動(dòng)Q1基極,利用正向、持續(xù)時(shí)間為10ns的脈沖依次驅(qū)動(dòng)電纜。電纜的所有反射通過(guò)C3耦合到。

            IC5為1.2V輸出帶隙基準(zhǔn),由放大器IC2d緩沖,為IC4雙路DAC提供基準(zhǔn)電壓。該基準(zhǔn)電壓被IC2c兩倍增益放大器放大后,為比較器同相輸入提供2.5V直流電平。DAC A在比較器反相輸入端施加一個(gè)0至3.8V電壓。高于2.5V的電平用來(lái)判斷正向脈沖高度,低于2.5V的電平用來(lái)判斷負(fù)向脈沖幅度。

            每個(gè)輸入到傳輸線的脈沖還經(jīng)過(guò)了數(shù)字電路可變延遲線,該延遲線是由計(jì)數(shù)器控制的20ns延遲單元串接而成。來(lái)自數(shù)字部分經(jīng)過(guò)延遲的脈沖驅(qū)動(dòng)兩個(gè)觸發(fā)器(IC1a和IC1b)的D輸入端,觸發(fā)器由比較器互補(bǔ)TTL輸出輪流觸發(fā)。這樣,時(shí)間測(cè)量取決于返回脈沖和通過(guò)延遲線脈沖的競(jìng)爭(zhēng):如果D輸入比時(shí)鐘變化到來(lái)得早,觸發(fā)器輸出為高;否則,輸出為低。

            測(cè)量時(shí),將DAC輸出設(shè)置為最低值并重復(fù)調(diào)整延遲,直到觸發(fā)器輸出保持為零,讀取計(jì)數(shù)器。同樣,測(cè)量返回脈沖高度時(shí),重復(fù)調(diào)整DAC輸出直到觸發(fā)器輸出保持為零,然后讀取DAC。注意,兩個(gè)觸發(fā)器需要捕獲正脈沖和負(fù)脈沖的前沿。前沿是指正脈沖的上升沿和負(fù)脈沖的下降沿;如果兩個(gè)脈沖施加到一個(gè)觸發(fā)器,脈沖寬度可能產(chǎn)生人們所不期望的延遲。


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