這一分析表明基于DICE結(jié)構(gòu)的SRAM存儲(chǔ)單元具有抗SEU特性。

2 數(shù)據(jù)讀寫(xiě)電路設(shè)計(jì)

該SRAM存儲(chǔ)器的具體工作過(guò)程描述如下：首先從10位地址輸入端(A0～A9)口把CPU發(fā)出的地址信號(hào)傳送進(jìn)來(lái)，控制信號(hào)也一并傳送進(jìn)來(lái)；然后譯碼器根據(jù)所給的讀／寫(xiě)地址進(jìn)行譯碼，譯碼后讀／寫(xiě)控制信號(hào)把相應(yīng)的字線(xiàn)打開(kāi)，由讀／寫(xiě)控制信號(hào)分別控制讀／寫(xiě)過(guò)程。寫(xiě)操作過(guò)程，數(shù)據(jù)輸入端口把準(zhǔn)備好的數(shù)據(jù)寫(xiě)進(jìn)存儲(chǔ)位元；讀操作過(guò)程，BL與上產(chǎn)生電位差，經(jīng)過(guò)靈敏放大器(Sense Amplitier，SA)放大后輸出，從而實(shí)現(xiàn)從存儲(chǔ)單元中讀出存儲(chǔ)值，通過(guò)數(shù)據(jù)輸出端口，把存儲(chǔ)在位元中的數(shù)據(jù)讀出。

2．1 讀控制時(shí)序電路

讀操作分為兩個(gè)階段：等化階段和靈敏階段。在等化階段中，靈敏放大器將驅(qū)動(dòng)兩條互補(bǔ)位線(xiàn)(BL和)上的電壓在同一水平上，這是為了實(shí)現(xiàn)更高的數(shù)據(jù)讀出速度。如果兩個(gè)位線(xiàn)上的電壓差與所需的位線(xiàn)電壓差相反，那么存儲(chǔ)單元將需要花更多的時(shí)間來(lái)驅(qū)動(dòng)位線(xiàn)，以獲得足夠的電壓差。等化階段結(jié)束的同時(shí)，讀字線(xiàn)也將打開(kāi)，開(kāi)始讀取數(shù)據(jù)。完整的控制電路如圖4所示。

2．2 寫(xiě)控制時(shí)序電路

相對(duì)于讀控制時(shí)序電路，寫(xiě)控制電路簡(jiǎn)單得多，因?yàn)樗恍枰邮蛰斎氲臄?shù)據(jù)到相應(yīng)的BL和上。完整的寫(xiě)控制電路如圖5所示。

3 仿真結(jié)果

本文提出的SRAM存儲(chǔ)單元為基于DICE結(jié)構(gòu)的16T單元，采用TSMC 90 nm CMOS工藝，利用Cadence進(jìn)行仿真，數(shù)據(jù)讀操作的波形如圖6所示，其中，CLK為時(shí)鐘信號(hào)，RD為數(shù)據(jù)讀信號(hào)(低電平有效)，RWL為讀字線(xiàn)，BL和分別是位線(xiàn)和反位線(xiàn)，DOUT為存儲(chǔ)單元的讀出數(shù)據(jù)。首先將數(shù)據(jù)“0”和“1”分別寫(xiě)入兩個(gè)不同地址的存儲(chǔ)單元里，當(dāng)RD有效，SEN信號(hào)為高電平時(shí)，BL和上的數(shù)據(jù)通過(guò)靈敏放大器放大，最后再將數(shù)據(jù)DOUT讀出。