Synopsys提供的工具直接就叫ASIP designer,ASIP(Application-Specific Processor)專用處理器設(shè)計(jì)工具。和Tensilica的可擴(kuò)展處理器不同,ASIP designer支持從零開始設(shè)計(jì)和實(shí)現(xiàn)一個專用處理器。相應(yīng)的,它比Tensilica可擴(kuò)展處理器有更高的靈活性。你可以非常自由的設(shè)計(jì)指令集和微結(jié)構(gòu),覆蓋從Extensible processor,到Application-specific uP/DSP,到Programmable datapath這樣一個更大的架構(gòu)空間,如下圖所示。這里也可以看出,這個工具的目標(biāo)并不是設(shè)計(jì)通用處理器。

　　下圖是這個工具完整的方法學(xué)。

　　它的輸入就是兩個,算法(C/C++代碼)和處理器模型(Processor Model),輸出則是一個處理器相關(guān)的所有設(shè)計(jì)和工具鏈。從輸入到輸出的過程同樣是自動化完成的。當(dāng)然,這個過程并不像看起來那么簡單,處理器建模的門檻不低。而且,工具賦予你的靈活性越高,掌握這種工具的門檻也越高。ASIP designer的處理器建模需要使用一種專門的語言,即nML,對處理器的指令集和架構(gòu)進(jìn)行高層次建模;此外還需要很多和編譯器相關(guān)的設(shè)計(jì),(具體的信息大家可以訪問synopsys網(wǎng)站)。所以,即使你能買得起,要玩好這套工具,還得具備兩個條件:第一,是你必須熟悉處理器架構(gòu)和編譯方面知識;第二,是要學(xué)習(xí)這套建模語言和工具。

　　總的來說,如果你有專用處理器設(shè)計(jì)的需求,足夠的資金和學(xué)習(xí)的耐心,可以考慮引入這類輔助設(shè)計(jì)工具。在經(jīng)歷過一定的學(xué)習(xí)周期后,你不僅可以完成一個設(shè)計(jì),還能獲得快速、高效設(shè)計(jì)處理器的能力。

　　窮玩法

　　看了上面的介紹,你是不是也對“自動”設(shè)計(jì)專用處理器的方法很眼饞呢?可惜,你可能沒有足夠的資金來購買這樣的工具,或者是你的目標(biāo)收益還不值得做出這樣的投資。這種情況下,我建議你從開源的處理器(或者指令集)開始做你自己的專用處理器。其實(shí)這也算是廢話吧。所以還是得給個具體的例子,假設(shè)你想在RSIC-V的基礎(chǔ)上做定制處理器。RSIC-V是現(xiàn)在一個相對成熟的開源處理器指令,已經(jīng)有很多相關(guān)實(shí)現(xiàn)和非常活躍的社區(qū)。相信大家都聽說過,就不科普了。這里得說明一下,我并沒有對RISC-V進(jìn)行過深入的研究和嘗試,以下的說法基本上是紙上談兵,不對的地方請大家批評指正。

　　首先,你要好好學(xué)習(xí)一下RISC-V指令集手冊中的“Chapter 10 Extending RISC-V”,這里明確介紹了給RISC-V指令集增加指令的規(guī)則。

　　第二,在現(xiàn)有的RISC-V的硬件實(shí)現(xiàn)基礎(chǔ)上,增加新指令對應(yīng)的硬件。可能需要增加專用的寄存器,運(yùn)算單元,pipeline寄存器,控制信號等等?；蛘?你可以按照新的指令集(假設(shè)叫“RISC-V++ ISA”)自己做完整的硬件實(shí)現(xiàn)。其實(shí)我覺得第二種方法還更靠譜一點(diǎn)。很多時候,修改別人的東西,要比自己做困難的多。

　　第三,在RISC-V原有的工具鏈(比如GNU或者LLVM的編譯器)基礎(chǔ)上做出修改,支持新的指令。相對來說,這項(xiàng)工作是有比較完善的規(guī)則的,只要按照編譯工具的規(guī)則就可以把新增的指令加進(jìn)去。當(dāng)然,如果你增加的指令比較特殊,比如是向量操作,那么工具鏈的設(shè)計(jì)會困難很多。這種情況下的一個選擇是在高級程序語言的編譯器中不增加對新指令的支持,這些新的指令以匯編或者intrinsic的方法實(shí)現(xiàn)。

　　最后,這套方法是不是也能支持在第二節(jié)中所說的快速design space exploration呢?基本的思路也是差不多的。你可以先用基本指令集來仿真你的算法;根據(jù)profiling的結(jié)果(比如性能指標(biāo),指令效率,code size等)考慮對指令集進(jìn)行的修改;然后更新相應(yīng)的硬件實(shí)現(xiàn)和工具鏈,再編譯和仿真你的算法,并不斷迭代?，F(xiàn)在你實(shí)現(xiàn)這個過程沒有自動化工具的幫忙,可能需要更長的時間才能完成,特別是需要對功耗面積等implementation結(jié)果進(jìn)行優(yōu)化的情況。當(dāng)然,如果現(xiàn)在RSIC-V的生態(tài)中已經(jīng)有了輔助設(shè)計(jì)工具,那么可能情況會輕松一些。

　　這種方法看起來行的通,不過中間的坑非常多,要求你對基礎(chǔ)處理器(比如RISC-V)非常熟悉。適合那些已經(jīng)完整的做過RISC-V實(shí)現(xiàn)的玩家嘗試。否則,也許有的坑你根本過不去。

　　最后,我寫這篇文章并不是想鼓勵大家都自己做專用處理器,而是希望大家清楚做這件事情要付出的代價(jià)。