1 VHDL的特點(diǎn)

　　VHDL是一種面向設(shè)計(jì)的、多層次、多領(lǐng)域且得一致認(rèn)同的、標(biāo)準(zhǔn)的硬件描述語言。它主要有如下特點(diǎn)：

　　能形式化地抽象表示電路的結(jié)構(gòu)和行為，降低了硬件電路設(shè)計(jì)的難度。

　　采用自上到下（Top－Down）的設(shè)計(jì)方法，支持邏輯設(shè)計(jì)中層次與領(lǐng)域的描述;它支持三個層次的描述：行為描述、RTL方式描述、門級描述（邏輯綜合）。

　　可進(jìn)行系統(tǒng)的早期仿真以保證設(shè)計(jì)的正確性。

　　主要設(shè)計(jì)文件是VHDL語言編寫的源程序，便于文檔管理。

　　硬件描述與實(shí)現(xiàn)工藝無關(guān)。

　　由于VHDL語言已作為一種ＩＥＥＥ的工業(yè)標(biāo)準(zhǔn)，因而其語言標(biāo)準(zhǔn)、規(guī)范、語法比較嚴(yán)格，易于共享和復(fù)用。而且，VHDL設(shè)計(jì)技術(shù)齊全、方法靈活、支持廣泛。目前大多數(shù)ＥＤＡ工具幾乎在不同程度上都支持VHDL語言。

　　2 CPLD外部引腳說明

　　該方案中所用的芯片是Xilinx公司的CPLD 9500系列芯片，其類型為XC95108－7 PC84。這種芯片共有84個外部引腳，其中5個引腳接地，6個引腳接電源，4個引腳用于JTAG，剩下的引腳為I／O引腳。根據(jù)EISA總線的信號特征和信源的要求，該芯片所使用的外部引腳為如圖1所示。

　　圖1中輸入信號：

　　ＤＡＴＡ＿ＩＮ 15～0 輸入的數(shù)據(jù)信號

　?。粒模模遥牛樱?15～0 輸入的地址信號

　?。遥牛樱牛?復(fù)位信號

　?。粒牛?地址允許信號

　　ＣＬＫ 輸入時鐘信號

　?。桑希?Ｉ／Ｏ寫信號

　　輸出信號：

　?。桑希撸茫?16位Ｉ／Ｏ片選信號

　　ＤＡＴＡ＿ＯＵＴ 7～0 輸出的數(shù)據(jù)信號

　?。模牛?輸出數(shù)據(jù)使能信號

　　ＤＣＬＫ 輸出數(shù)據(jù)時鐘信號

　　3 系統(tǒng)整體設(shè)計(jì)

　　系統(tǒng)啟動后，主機(jī)向I／O口發(fā)出地址信號。AEN為低電平時，系統(tǒng)進(jìn)行地址譯碼。譯碼成功后，產(chǎn)生一使能信號ENABLE打開數(shù)據(jù)暫存單元。數(shù)據(jù)到來后，數(shù)據(jù)暫存單元將總線上的16位并行數(shù)據(jù)鎖存在暫存器中，同時產(chǎn)生一允許信號PERMIT，允許進(jìn)行數(shù)據(jù)格式轉(zhuǎn)換。接下來系統(tǒng)根據(jù)當(dāng)前所處的狀態(tài)進(jìn)行選擇輸出，完成格式的轉(zhuǎn)換，并產(chǎn)生相應(yīng)的輸出數(shù)據(jù)使能信號DEN和輸出數(shù)據(jù)時鐘信號DCLK。整個過程結(jié)束后，將各信號復(fù)位，開始新的轉(zhuǎn)換周期。因此，整個系統(tǒng)應(yīng)包括五個邏輯部分：地址譯碼、數(shù)據(jù)暫存、狀態(tài)控制、復(fù)位控制、轉(zhuǎn)換輸出。

　　3.1 系統(tǒng)的整體框圖

　　系統(tǒng)的整體框圖如圖2所示。

　　3.2 系統(tǒng)的工作時序

　　轉(zhuǎn)換過程的時序如圖3所示。