一種針對多級串聯(lián)模擬電路的可測性設計技術
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3 與邊界掃描技術的兼容性
邊界掃描測試技術在降低產品測試成本，提高產品質量和可靠性以及縮短產品上市時間等方面有顯著的優(yōu)點，目前在數(shù)字電路的測試中已得到很多應用。它也可應用于混合信號測試，圖4就是一種混合信號芯片測試方案。本文設計的DFT結構中指令寄存器串接在IEEE 1149．1標準中的掃描寄存器后，共用時鐘信號，可以進行聯(lián)合測試，并且進一步減少了模擬部分額外引出的端口數(shù)。
4 結語
本文針對串聯(lián)結構的模擬集成電路提出一種可測性設計結構，提高了電路的可控制性及可觀察性，實現(xiàn)對電路整體以及內部單一或幾個相鄰模塊的測試。仿真分析證明，該結構簡單有效，只需額外引出5個PAD，數(shù)目少，靈活性高，不隨模塊數(shù)增加而變化，并可兼容邊界掃描技術。不過，在提高可測試性的同時，會在一定程度上增加芯片的面積和功耗。
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