中頻信號處理板的設(shè)計與實現(xiàn)
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1．1 DSP部分
本設(shè)計采用兩個DSP的方式，其中DSPTMS320C6713為浮點數(shù)字信號處理器，DSPTMS320C6415為定點數(shù)字信號處理器。TI的C67x和C64系列芯片都是非常成熟的DSP，其具有體積小、高速度、低功耗的特點，而且應(yīng)用廣泛，開發(fā)難度較低。器件容易獲得。其中TMS320C6713是當(dāng)前在軍工領(lǐng)域廣泛采用的浮點處理器，其最高支持300 MHz主頻，工業(yè)級器件支持200 MHz，其內(nèi)核采用超長指令字(VLIW)體系結(jié)構(gòu)，有8個功能單元、64個32 b通用寄存器。一個時鐘周期同時執(zhí)行8條指令，運算能力最高可達到1600 MIPS／1200 FLOPS，支持雙精度的數(shù)據(jù)類型。TMS32 0C6415最高支持1 GHz，能穩(wěn)定工作在480 MHz，內(nèi)核采用超長指令字(VLIW)體系結(jié)構(gòu)，有8個功能單元、64個32 b通用寄存器。一個時鐘周期同時執(zhí)行8條指令，運算能力最高可達到4 800 MIPS。
在本設(shè)計中采用一顆TMS320C6713作為用戶系統(tǒng)處理核心。DSP的外部存儲器接口EMIF都需要掛接片外存儲器。TMS320C6713有一組EMIF總線，位寬分別為32 b。TMS320C6415作為信號處理和控制處理核心。一顆TM$320C6415有兩組EMIF總線，位寬分別為32 b。根據(jù)需要兩個DSP掛接有如下片外存儲器：
TMS320C6713需要掛接有如下片外存儲器：
SDRAM：128 Mb／片，采用MT48LC4M32，EMIFA接口，32位同步存儲器模式，100 MHz時鐘速度。
TMS320C6415需要掛接有如下片外存儲器：
FLASH：16 Mb／片，采用Am29DL160D，EMIF-B接口，8位異步存儲器模式，90 ns操作速度。
SDRAM：256 Mb／片，采用EMIF-A接口，32位同步存儲器模式，100 MHz時鐘速度。
2顆DSP的EMIF總線除了和外部存儲器連接外，還和FPGA的I／O相連，利用FPGA內(nèi)部構(gòu)建的雙口RAM或者FIFO進行數(shù)據(jù)的傳輸。傳輸支持EDMA方式。為獲得更好的數(shù)據(jù)吞吐速度，將外部存儲器和FPGA構(gòu)建存儲器映射到不同的CE片選空間。
2顆DSP之間的數(shù)據(jù)通過FPGA進行交換，也可通過兩個DSP之間的McBSP實現(xiàn)兩顆DSP直接的數(shù)據(jù)交互，如圖2所示。本文引用地址：http://yuyingmama.com.cn/article/154750.htm
在工程實現(xiàn)上，利用DSP內(nèi)部的McBSP中斷，可以讓數(shù)據(jù)的交互在中斷服務(wù)程序里面完成，使DSP的響應(yīng)更為快捷。
1．2 FPGA部分
本設(shè)計中采用Altera公司的EP3S110作為實時信號處理核心。EP3S110是Altera公司具有全新架構(gòu)的高密度產(chǎn)品。它采用65 nm工藝，與前期產(chǎn)品相比，器件的邏輯密度是前者的2倍，功耗降低了50％，性能提高了25％。本設(shè)計中采用的芯片，片上LVDS總線最高速率可以達到1．25 Gb／s，該芯片集成了106 500LE，896個18×18乘法器，16個全局時鐘網(wǎng)絡(luò)，88個等效LVDS通道，片上RAM為9 Mb的容量。該芯片在設(shè)計中主要完成的功能有中頻信號的調(diào)制解調(diào)、編解碼、頻率點的置入、LVDS通路的建立、內(nèi)部雙口的構(gòu)建等功能。
1．3 A／D，D／A部分
本設(shè)計中采用4通道高速A／D和1通道D／A，A／D采用14 b 105 MSPS的高動態(tài)、高精度、快速轉(zhuǎn)換芯片，接收時4路A／D同時采集，滿足對中頻信號的采集要求，保證A／D的SNR在65 dB以上，D／A采用16 b 160 MSPS的高速數(shù)／模轉(zhuǎn)換器，1路模擬輸出，保證輸出的雜散較低，頻譜較純。
采用的芯片為ADS6445和AD9957。ADS6445的主要特點為：
(1)高采樣速率，采樣速率高達125 MSPS。
(2)高分辨率(14位)。
(3)時鐘輸入可以使用LVCMOS，LVPECL，LVDS方式。
(4)ADS6445既有粗略增益調(diào)整也有精細(xì)增益調(diào)整。
AD9957的主要特點為：
(1)32位相位累加器。
(2)波特率高達25 Mb／s的SPI接口。
(3)內(nèi)置1 024×32的RAM，可實現(xiàn)內(nèi)部調(diào)制功能。
(4)內(nèi)部采用1．8 V供電，超低功耗。
(5)內(nèi)置的低噪聲參考時鐘倍頻器允許使用低成本，低頻率外部時鐘作為系統(tǒng)時鐘，同時可提供優(yōu)良的動態(tài)性能。
(6)支持測試向量和幅度斜坡式控制功能。
1．4 CPLD和時鐘部分
CPLD采用Altera公司的EPM2210F324來實現(xiàn)設(shè)計中的時鐘綜合器的配置和FPGA與DSP程序的加載等功能。整板正常上電后通過SPI配置時鐘綜合器，產(chǎn)生整板所需的時鐘，配置完成后，CPLD控制FPGA采用FPP方式從FLASH中加載程序，當(dāng)FPGA加載成功后，根據(jù)FPGA的配置引腳CONFI GDONE狀態(tài)，將FLASH控制權(quán)交給DSP(6713)，控制完成DSP(6713)的程序加載，然后控制DSP(6415)的程序加載。
時鐘電路采用內(nèi)部10 MHz恒溫晶振和外部10 MHz原子鐘的雙時鐘設(shè)計，兩種時鐘通過時鐘綜合器AD9522完成切換。雙時鐘的設(shè)計保證了整板的穩(wěn)定性，正常工作時使用外時鐘。當(dāng)兩個時鐘有任一出現(xiàn)問題時，能快速切換到另一時鐘繼續(xù)穩(wěn)定地工作。
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