end if；

if rdreg 2 or rdreg> 6 then

EIOR 一‘1’；

EIOW 一‘1’；

elsif rdreg一2 or rdreg= 3 then

if RDn一‘1’then

EIOR 一‘1’；

EXDIR 一‘1’；

elsif W Rn一‘1’then

EIOW 一‘0’；

EXDIR 一‘1’；

end if；

end if；

上述代碼適當延遲了關閉雙電源收發(fā)器的輸出使能和數(shù)據(jù)流向重設時間，保證數(shù)據(jù)總線穩(wěn)定，使CPU 和外設有足夠的時間進行輸入輸出操作．

圖4中曲線2是兼容PC／104地址空間內任意地址信號經(jīng)收發(fā)器緩沖后的譯碼結果，曲線1和曲線3是對該地址進行讀操作時的RDn和IOR信號．

圖4中RDn由EP9315直接驅動，原始邏輯電平為3．3 V，實驗電路對該信號電平進行了無時延的處理．

目前主流元器件在速度上都已能兼容PCI總線，因此盡管SMC驅動的SRAM 讀寫速度高于標準PC／104總線，但只要保證各控制信號問關系清晰(圖4b)，是不會造成總線訪問失敗的．

4 結束語

利用ARM 系統(tǒng)成本較低，功耗更小，啟動速度快，指令效率高的的特點，兼取PC／AT系統(tǒng)和PC／104總線設備在產(chǎn)業(yè)化基礎方面的優(yōu)勢，在ARM平臺上構建PC／104總線，有助于利用現(xiàn)有資源，保護已有投資．由于ARM 與PC／AT模型在處理器架構上有本質性的差異，在ARM 平臺上構建的PC／104總線在所有的具體應用中要做到與標準PC/104規(guī)范完全兼容幾乎是不可能，但是在特定的應用需求及確定的操作系統(tǒng)下這種努力是完全可行并且有效的。對于特定的應用而言，通常只需顧及PC/104總線時序的一個子集，這就大大降低了系統(tǒng)現(xiàn)實的難度。兼容PC/104總線在使用遵守ISAPnP(Plug and Play)規(guī)范的設備時有較多的困難。另外在使用包含中斷請求和DMA需求的設備時也需要專門的考慮。